Você gostou do post,
concorda com minhas ideias,
quer mais?
Curta o post no final da página, use o Disqus, compartilhe em sua rede social. Isso me ajuda e motiva, trazendo cada vez mais conhecimento, resumido e prático. Se quiser contribuir financeiramente, assim posso comprar mais placas e fazer outros tutoriais, use o PIX: consultoria@carlosdelfino.eti.br Obrigado.

Verilator é uma ferramenta que permite gerar código em C++ que simula o funcionamento do circuito a ser sintetizado em FPGA através do que foi transcrito em Verilog ou SystemVerilog.

Através de um wrapper escrito em C++ é possível carregar o modelo gerado pelo Verilator apartir do que foi escrito em Verilog ou SystemVerilog, assim fazendo verificações “lint”, inserir “assertions” e pontos de analise. Estes modelos fazem amplo uso de multhreads.

Os modelos “Verilated” são convertidos em código C++ que são compilados usando Gcc, CLang e também MSVC++. Podemos também gerar bibliotecas que podem ser carregadas em outros simuladores.

Referências

  • https://www.synopsys.com/verification/simulation/vcs.html
  • https://en.wikipedia.org/wiki/List_of_HDL_simulators

Como todos sabem uso estes artigos em meu site para anotar aquilo vou aprendendo, quando consolido um conhecimento de forma a se tornar útil, ofereço como consultoria e tutoria, assim contribuo para que outros possam crescer também.

Clique aqui para saber em detalhes "Porque cobro pelo meus serviços".


Carlos Delfino

Escrito por:

Desenvolvedor e consultor para projetos com Microcontroladores e Mobile

Google LinkedIn Digg Reddit StumbleUpon

Atualizado em